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2.3
II 2 C interface characteristics
Table 4. I 2 C slave timing values (1)
Parameter
Symbol
I 2 C Fast Mode
Min Max
Unit
SCL clock frequency
Bus-free time between STOP and START condition
(Repeated) START hold time
Repeated START setup time
STOP condition setup time
SDA data hold time
SDA setup time
SCL clock low time
SCL clock high time
f SCL
t BUF
t HD;STA
t SU;STA
t SU;STO
t HD;DAT
t SU;DAT
t LOW
t HIGH
0
1.3
0.6
0.6
0.6
0.05
100
1.3
0.6
400
0.9 (2)
kHz
μ s
μ s
μ s
μ s
μ s
ns
μ s
μ s
SDA and SCL rise time
SDA and SCL fall time
t r
t f
20 + 0.1 C b
20 + 0.1 C b
(3)
(3)
300
300
ns
ns
SDA valid time
(4)
t VD;DAT
0.9
(2)
μ s
SDA valid acknowledge time
(5)
t VD;ACK
0.9
(2)
μ s
Pulse width of spikes on SDA and SCL that must be suppressed by
internal input filter
Capacitive load for each bus line
t SP
Cb
0
50
400
ns
pF
1.All values referred to V IH(min) (0.3V DD ) and V IL(max) (0.7V DD ) levels.
2.This device does not stretch the LOW period (t LOW ) of the SCL signal.
3.C b = total capacitance of one bus line in pF.
4.t VD;DAT = time for data signal from SCL LOW to SDA output (HIGH or LOW, depending on which one is worse).
5.t VD;ACK = time for Acknowledgement signal from SCL LOW to SDA output (HIGH or LOW, depending on which one is worse).
V IL = 0.3V DD
V IH = 0.7V DD
Figure 5. I 2 C slave timing diagram
MMA8453Q
Sensors
8
Freescale Semiconductor, Inc.
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